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<인터뷰 원문>

 

진행 : 디일렉 한주엽 대표

출연 : 인하대학교 최리노 교수

 

-인하대학교의 최리노 교수님 오랜만에 오셨습니다. 교수님 안녕하십니까.

“안녕하십니까.”

-최리노 교수님은 ‘한권으로 끝내는 반도체 이야기’의 저자이시기도 합니다. 오늘 여러가지 얘기할 내용 중에 그 책 안에 들어가 있는 내용들도 일부 포함돼 있고요. 또 한 가지는 저희가 7월 26일 날 ‘반도체 하이브리드 본딩 기술 콘퍼런스’를 개최를 합니다. 이 컨퍼런스는 인하대학교 ‘3D나노융합소자 연구센터’와 디일렉, 와이일렉이 공동으로 개최를 하는데, 최리노 교수님이 여기의 센터장이시기도 하고 해서, 저희가 아젠다를 정하는 데 많은 도움을 받았습니다. 그래서 오늘 나오셔서 내용은 어려운데 CMOS2.0에 대해서 얘기를 하려고 합니다. 교수님 CMOS2.0. 일단 우리가 CMOS도 뭔지 잘 모르는 사람들이 있는데 이 반도체 업계에 종사하는 분들은 CMOS라는 게 일반화 된 용어인거죠?

“맞습니다. 일반적으로 쓰는 용어지요.”

-일반화 된 용어인데, CMOS에 대해서 간략하게 설명을 좀 해주시죠.

“CMOS라는 것은 기본적으로 로직. CPU라든지 AP라든지 이런 것을 만드는 로직(회로)를 구성할 때 스위치를 배열해서 만듭니다. 근데 스위치를 갖다가 CMOS. 모스펫(MOSFET)이라는 스위치를 쓰는데, C라는 게 왜 붙냐 하면 2가지 스위치를 같이 쓴다. ‘NMOS’와 ‘PMOS’를 같이 써서 만든다고 해서 ‘CMOS’기술이라고 하죠. 그러니까 일반적으로 ‘CMOS 기술이다.’ 그러면, ‘로직(회로)를 구성하는 방법이다.’가 원래의 정의였는데, 요즘에 일반적으로 ‘COMS 기술이다.’ 그러면 반도체를 만드는 현재의 기술. 소자를 점점점 스케일링 다운하면서 만드는 현재의 기술을 통틀어서 ‘COMS 기술이다.’ 이렇게 얘기를 하고 있죠.”

-P형 N형 반도체 있고, 중간에 게이트 있고 이런 구조들을 일반적으로 COMS라고 하는데, 최근에 ‘IMEC(Interuniversity Microelectronics Centre)’. 요즘에 한국분들이 IMEC을 너무 자주 가서 일을 못 한다고 얘기를 하던데요?

“한국형 IMEC도 만들려고 하고 IMEC이 아주 유명한 데가 되었죠.”

-벨기에에서 대사관 통해서 그만 좀 오라고 얘기했다는 얘기까지도 들리던데, 아무튼 그 유명한 글로벌한 반도체 연구소인 IMEC에서 CMOS2.0이라는 거에 대해서 보고서를 발표를 했단 말이죠. 그거에 대해서 오늘 좀 자세하게 설명을 해주실 겸, 우리 7월 27일날 진행 하는 ‘하이브리드 본딩’ 행사 관련해서 일반적인 얘기를 좀 해주실 겸 나오셨는데, CMOS2.0은 어떤 내용들이 들어가 있습니까?

“사실은 그게 다 연결된 내용입니다. 이 CMOS2.0이라는 게 기본적으로 가장 짧게 얘기해 드리면 ‘3D인테그레이션으로 가야 된다.’라는 말입니다. CMOS라는 것은 반도체를 좀 아시는 분 아시겠지만, 평면의 실리콘. 실리콘 웨이퍼의 반도체를 이용해서 소자를 만들고, 그 위에는 전부 다 메탈 배선입니다. 금속 배선이 올라가서 12층, 15층 이렇게 올라가는 배선을 연결하는데, 소자는 단 한 층만 사용하는 것이죠. 그것을 우리가 집적도를 늘리면, 작게 만들면 소자 미세화. 우리가 흔한 말로 Moore’s Law(무어의 법칙)라고 하죠. 미세화를 하면 많이 넣을 수가 있죠. 그래서 집적도도 늘어나는 반면, 전에 제가 말씀드린 거 찾아보시면 나오고 또 제 책에도 나오겠지만 빨라지기까지 합니다. 두 가지가 다 되기 때문에 미세화를 통해서 발전을 해왔습니다. 근데 아시겠지만 미세화라는 게 한계가 있을 수밖에 없죠.”

-그게 100nm, 70nm, 60nm, 30nm, 20nm. 10nm, 몇nm 나오는데, 더 이상은 더 줄이기 어려워졌다.

“파운드리 기술에서는 지금 삼성전자에서 3nm. 그러니까 TSMC도 마찬가지로 ‘3nm 기술이다.’ 그러는데, 그게 옛날에는 메탈 배선 피치의 절반. 또는 게이트의 Lengh(길이)와 비슷했는데, 사실은 그것과 달라진 지 오래됐습니다. 좀 오래된 기간인데 달라졌고.”

-그게 몇nm가 어쨌든 기준을 딱 정해놓고 몇nm 이렇게 얘기하는 건 아니다라는 말씀이시죠?

“그렇죠. 20nm, 30nm 아래에서부터는 그게 맞지 않습니다. 지금 현재 게이트의 Lengh(길이)는 한 20nm 무렵인데 우리가 3nm라고 부르고 있죠. 왜 그러냐 하면 줄이기가 어려워지니까. 그래서 집적도를 향상시키기는 어려워졌습니다. 그래서 뭐 여러 가지 다른 기술을 집어넣었죠. 처음에 넣었던 게 ‘Strain Engineering(변형 공학)’. 90nm 때 집어넣어서 실리콘 채널을 눌러주고 당겨주고 막 그랬고, ‘High-K Metal Gate’는 걸 넣었었고 그다음에 ‘Fin-Fet’이라는 게 나왔었고, 그다음에 나온 게 삼성전자에서 3nm 때 세계에서 처음으로 쓴 ‘GAA-Fet’(Gate-All-Around Fet). 혹은 ‘MBC-Fet’이라는 것이죠.”

-본인들 기술명으로는 ‘MBC-Fet’ 업계용으로는 ‘GAA-Fet’.

“그렇죠. 학계용어로는 ‘GAA-Fet’(Gate-All-Around Fet). 이렇게 소자를 갖다가 조금 더 빠르게 하는 기술들은 계속 나오고 있어요. 그런데 단위소자를 줄이는 것들은 어렵습니다. 왜냐하면 물질이라는 것은 고유한 특성을 가지고 있는 것이 분자라는 크기인데, 분자 크기가 실리콘 옥사이드(SiO2) 같은 경우에는 3옴스트롱~5옴스트롱. nm로 하면 0.3nm~0.5nm. 이런 식의 그에 근접하게 가까워지면 가까워질수록 줄일 수는 없는 거죠.”

-줄이기 어렵다.

“그러니까 콘택의 위치를 변경한다든지 이런 식으로 해서 조금씩 조금씩 면적을 줄이면서 집적도를 늘리고 있지만 한계에 도달할 것이다. 여태까지 한 게 ‘CMOS1.0’이라고 정의를 하는 거죠. ‘그 이후에 어떻게 할 것이냐?’가 CMOS2.0이라는 것으로 IMEC이 얘기를 한 거죠.”

-그래서 몇 가지 여러 가지 나왔는데, 관통하는 주제는 어쨌든 3D 인테그레이션이고 그걸 하기 위해서 요소 기술들이 몇 가지가 있는 것 같던데요.

“조금 더 길게 말씀드리면 한 층으로 우리가 소자를 만들었고, 위에를 메탈배선을 올렸는데 그게 아니라 소자를 여러 층으로 만들자라는 거죠. 그래서 여러 층으로 만들자라는 건데 여러 층으로 만드는 방법은 사실은 여러 가지 방법이 있을 수가 있습니다. 지금 많이 나오는 ‘어드밴스 패키징’이라는 것도 칩을 만들고 칩을 만들어서 쌓아 나가자라는 거잖아요. 근데 이 얘기가 아닌 거죠. 사실은 그런 얘기가 아니고 가장 중요한 것은 뭐냐 하면, 또 이 배경을 조금 더 말씀드려야 되는데, 왜 우리가 그러면 소자를 갖다 점점 줄여서 더 많은 수를 넣고 더 빠르게 만드냐?‘ 하면, 컴퓨팅이라는 것을 빠르게 하기 위해서입니다. 반도체가 가장 많이 사용되는, 제가 이런 비유를 많이 드리는데 반도체는 부품입니다. 이게 어디 쓰는 부품인지에 대한 얘기가 나와야 돼요. 우리가 타이어에 대한 얘기를 하면서 ‘타이어는 고무로 만들어져 있고, 신축성이 좋으며, 공기를 넣어서 충격을 줄여준다.’ 이러면 이해가 안 되잖아요. 이런 얘기가 나오려면 ‘타이어는 자동차에 쓰는 제품으로서’라는 말이 들어가야 되는 겁니다. 반도체도 마찬가지입니다. 반도체에 대해서 얘기하려면 반도체가 쓰이는 제품, 시스템에 대한 얘기가 나와야 되는데, 우리가 가장 많이 쓰이는 제품. 그리고 여태까지도 마찬가지는 컴퓨팅입니다. 컴퓨팅을 빠르게 하기 위해서 소자를 집적을 더 했고, 단위 소자를 빠르게 만들었던 거죠.

-전력도 좀 적게 먹으려면.”

“그렇죠. 어느 정도로 빨랐냐면 한 10년마다 1000배 정도 빨라집니다. 우리 컴퓨팅의 속도들은.”

-지금까지 그래왔죠.

“앞으로도 그래야 됩니다.”

-근데 지금 줄이기 어려우니까 뭔가 과제들이 많이 생겼다는 거잖아요.

“앞으로도 그래야 하는데, 여태까지 그렇게 빠르게 해왔던 거는 반도체 소자가 스케일링 하면서 빨라졌던 것이 대부분을 맡아왔는데, 이제는 그러기 어려워졌다는 거죠. 근데 보완책이 컴퓨팅의 속도는 계속 빨라져야 돼요. 거기에 문제로서 드러나는 게 뭐냐 하면 ‘인터커넥트’라는 겁니다. 우리가 컴퓨팅을 할 때 제가 하는 강의에서 맨날 나오지만 폰 노이만 구조(Von Neumann Architecture)로 만들거든요. CPU 따로 만들고, 메모리를 따로 만들죠. 그래서 CPU와 메모리가 통신하는데, 그런 통신을 위해 서로를 연결해주는 input, output 이 있죠. 그 숫자는 정해질 수밖에 없습니다. 그 숫자는 정해질 수밖에 없으니까 거기가 Bottleneck(병목현상)이 될 수밖에 없는데, 문제는 AI가 나오면서, 그리고 ‘LLM(Large Language Model)’라는 것이 나오면서.”

-Chat GPT같은거죠.

“그렇죠. 이 CPU나 GPU가 메모리와 통신을 해야하는 양이 급격하게 늘어나고 있습니다. 이 메모리의 양도 많아져야 되지만, 이 통신하는 Bus가 굉장히 붐비는 상황이 된 거죠. 그런 상황에서 이걸 어떻게 풀 것인가가 숙제인 거죠. 그렇다면 얘네들을 그냥 3D로 붙여서만 되는 것이 아니고, 어떻게 하면 이 CPU나 GPU와 이 메모리 간의 ‘인터커넥트’를 최대한으로 늘려서 연결하느냐가 문제가 되는 거죠.”

-그게 하이브리드 본딩입니까?

“그렇죠. 그것이 궁극적으로는 하이브리드 본딩이라고 볼 수 있고, 물론 다른 방법들도 많이 생각나는게 몇 가지 있긴 한데, 하이드브리드 본딩이 가장 현실적으로 가까운 방법이라고 소개를 해보는 거죠.”

-그러면 지금 말씀하신 내용을 제가 쭉 들어보니까 ‘하이브리드 본딩’같은 거를 3D인테그레이션. 그렇게 하기 위해 아까 요소 기술 위에 메탈 배선을 한다고 했는데, 그것도 밑으로 내려가고 뭐 해야 된다면서요?

“맞습니다. 기본적으로 ‘하이브리드 본딩’이라는 것은 칩을 만들고 이쪽에도 칩을 만든 다음에 얘네들을 붙이는 겁니다. 근데 붙이다 보면 피치라는 것이 중요해지죠. 하이브리드 본딩은 기본적으로 이전에 해왔던 범프나 마이크로 범프를 이용해서 해오던 거에서 범프나 마이크로 범프 없이 카파 패드로 마무리가 되게 했습니다. 칩을 만들면 카파로 마무리가 되게 되는데, 그 카파와 카파를 붙여서 인터커넥트를 만들어 버리자라는 거거든요. 그렇게 되면 이 피치를 굉장히 줄일 수가 있어요. 굉장히 줄일 수가 있는데, 그 줄여진 피치만큼 인터커넥트의 수는 늘어나게 되는 거죠. 근데 문제는 뭐냐면 이거는 이 하이브리드 본딩에서 나타난 문제는 아닌데, 이 소자의 크기가 작아지다 보니까 그 소자를 갖다가 연결해야 되지 않습니까? 연결하는 라인에는 그 소자가 처리하는 신호를 받아주는 ‘Signal Network’이 있고, 그 소자에 파워를 넣어주는 ‘Power Dilivery Network’이 있습니다. Power Dilivery Network이 기본적으로 굉장히 넓은 면적을 차지하면서 이 인터커넥트를 차지하고 있습니다. 그러다 보니까 워낙 소자가 작아지다 보니까 이 Power Dilivery Network이나 Signal Network도 같이 줄어들어야 되는데, 그러면 IR Drop이 굉장히 많이 생기는 거죠. 우리가 준 파워가 충분히 도달하지 못하고 들어갔던 파워에 대한 시그널들이 충분히 나오지 못하게 되는 거죠. 이 면적을 어떻게 늘릴까라는 고민이 항상 있었습니다. 그러다가 재작년에 인텔이 발표한 것이 파워 라인이 워낙 넓고 크게 차지하니까 얘를 백사이드로 빼버리자.”

-밑으로 빼버리자.

“그렇죠. 밑으로 빼버리면 시그널도 넓히니까 IR Drop도 줄어들고 그래서 소자들이 낼 수 있는 성능도 충분히 올려줄 수 있고. 그럴 수 있을 것이다라고 해서 파워비아라는 이름으로 발표를 했죠.”

-인텔 이름으로는 파워비아. 학계 이름으로는 뭡니까?

“‘Backside Power Dilivery Network’이라고 그러죠. Power Dilivery Network을 소자층 밑으로 내려버리자라는 거죠.”

-‘BSPDN’ 이런 식으로 부르는거죠?

“BSPDN이라고도 부르고 BPDN이라고 부르기도 합니다.”

-그건 지금 인텔뿐만 아니라 다른 파운드리들도 다 개발하고 있는거 아닙니까?

“TSMC도 곧 개발을 해서 쓸 거라고 그러고 인텔은 2024년도에 제품을 낼 것이라고 그러고 있죠.”

-삼성전자도 준비하고 있다고 공공연하게 어디 발표 자료에서 나와서 얘기하는 상황이죠.

“이것이 아까 드렸던 말씀과 연결되는 것이 하이브리드 본딩을 하게 되면 피치를 줄여서 붙이게 됩니다. 근데 파워 부분을 뒤로 빼버리면 굉장히 flexibility(융통성)가 커져버리는거죠. 붙이고 파워 뒤로 빼버릴 수가 있으니까. 굉장히 여러가지의 편의성을 할 수 있으니까 ‘Backside Power Dilivery Network’이 여기에 반드시 필요하다라고 IMEC이 얘기하면서 그걸 들고 나온 거죠.”

-최근에 인텔에서 새로 내놓는 CPU들 보면 interposer 위에 타일형으로 CPU도 박고 SoC에 각종 메모리에 이렇게 타일형으로 되어있던데.

“칩렛(Chiplet)이라고 부르죠.”

-본인들은 칩렛(Chiplet)이라고 부르면서 CPU는 우리가 전공장 생산하지만 5nm SoC 이런 것들은 TSMC에 맡겨서 받아와서 우리는 나중에 칩렛을 패키징 한다. 이런 식으로 앞으로 다 이런 식으로 가겠다라는겁니까?

“맞습니다. 칩렛이라는 건데요. 칩렛이라는 테크놀로지는 뭐냐면 구성되어 있는 칩이 들어가는 여러 가지 funtion들을 나눠서 서로 다른 테크놀로지에서 만들 수 있으면, 다시 말해서 코어 같은 것들은 굉장히 3nm 테크놀로지에서 만들어야 된다. 그리고 input, output 닿는 데는 24nm에서 만들어도 되고, 통신칩은 훨씬 더 큰 데서 만들어도 되고, 이런 것들을 옛날에는 SoC(System on Chip)라는 이름으로 한 다이에서 만들었습니다.”

-다이 안에 블록을 이렇게 딱 정해놓고.

“블락을 지어서 다이를 만들었는데, 문제는 뭐냐 하면 다이 사이즈가 커졌을 때의 문제는 우선 수율이 떨어집니다. 다이가 커지면 쉽게 말해서 이만한 웨이퍼에 다이를 20개로 나눴는데 먼지가 여기 하나 떨어졌다. 그러면 20분의 1이 죽는 거죠. 그렇지만 100개로 나누면은 100분의 1만 죽는 거니까 다이 사이즈가 커지면 커질수록 당연히 수율은 떨어집니다. 거기에 대한 비용이 많이 들게 되죠. 그리고 또 문제가 뭐냐 하면 이 각각의 만들 때는 어떻게 만들어야 되냐면 가장 어드밴스드(선진화) 된 테크놀로지를 만들 수 밖에 없어요. 여기는 3nm고 여기는 20nm 해도 되고 여기는 5nm 해도 돼요. 그러면 3nm에서 만들어질 수밖에 없는 거죠. 얘를 만들어야 되는 거니까 그렇게 되니까 비싸질 수밖에 없는 거죠.”

-굳이 닭 잡는 데 소 잡는 칼 쓸 필요가 없다는건데.

“맞습니다.”

-그런데 지금 다이렉트 본딩하고는 칩렛은 조금 다른 얘기인 것 같은데.

“같은 맥락이라고 보시면 됩니다.”

-같은 맥락이라고 봐도 됩니까?

“문제는 뭐냐면 얘네들을 갖다 각자 나눠서 만들면 돼요. 나눠서 만들어서 붙이면 되는데 문제는 붙이는 부분입니다.”

-붙이는 부분이라면 인터커넥트를 말씀하시는거죠?

“붙이는 부분에서 그냥 SoC로 만들었을 때는 이것들의 연결은 뭘 가지고 되냐면 메탈 인터커넥트로 됩니다. 이거는 포토리소그래피(Photolithography)로 만듭니다. 포토리소그래피로 만들면 엄청나게 작게, 엄청나게 미세하게, 엄청나게 많은 I/O로 연결할 수가 있어요. 그런데 이걸 각자 만들어서 패키징 땅에서 붙이자면 그 인터커넥트는 포토리소그래피로 만드는 게 아니에요. 패키징 기술들이지. 그러다 보면 그 I/O의 수. 범프를 이용해서 만든다든지 아니면 PCB를 통해서 만든다든지 요즘에 인터포저가 나오는데 인터포저도 역시 마찬가지로 범프를 이용한다고 하면 I/O의 수가 제한될 수밖에 없어요. 포토리소그래피랑은 전혀 다른 숫자가 나와요. 쉽게 말해서 여기서는 100만개, 10만개가 나오면 여기서는 mm당 수백개가 나와버립니다.”

-지금 인텔에서 얘기하는 앞으로 올 하반기에 나올 ‘메테오레이크’ 이런 새로 나오는 CPU 이런 것들은 그냥 아직 아직 범프를 쓰는 CPU이고, 다이렉트 본딩이 아니고 그건 좀 뒤에 나올 것 같고, 지금 저희가 얘기하는 다이렉트 본딩은 지금 나오는 것보다는 좀 더 아까 얘기한 ‘카파 투 카파’로 붙이는 공정으로 갈 거다. 근데 전체적인 형태로 보면 어쨌든 이종의 칩을 붙여서 만든다.

“여러가지를 붙여서 만든다. 근데 문제는 이 붙여서 만드는 거에 I/O가 가장 문제이고, 이 I/O의 숫자가 아까 말씀드린 mm당 100개 1000개 정도의 수준이거든요. 그러면 이 칩렛이라는 걸 구성할 때 그 정도 인터커넥트 된 놈들만 나눠 버릴 수밖에 없는 거예요. 근데 만약에 이게 ‘10만개로 늘어든다.’, ‘100만 개로 늘어난다.’ 그러면 그때부터 시대가 아예 달라지는 거죠. 그렇게 설계를 해서 붙여서 3D로 하든 뭐든 그런 시대가 돼버리는 거죠.”

-근데 그러면 제가 삼성전자도 로드맵을 보니까 2025년, 2026년에 범프리스로 I-Cube인지 X-Cube지 하겠다라는 거는 ‘HBM 붙여서 하겠다.’라는 로드맵을 제가 본 적이 있는데, 이게 어쨌든 범프를 쓰든 지금은 나오는 건 범프 써서 칩렛 하는 거고, 앞으로는 범프 안 쓰고 다이렉트로 붙인다라는건데 이게 서로 다른 이종의 칩들이 이렇게 들어가면 공정도 다르고 공정이 다르니까 발열의 정도나 이런 것도 다 다를텐데, 컨트롤 하기 어려울 것 같다는 생각도 좀 들더라고요.

“그거는 패키징 쪽의 기술들이죠. 패키징 쪽에서 발열이나 이런 것들을 제어해서 잡아야 되는 것들은 그쪽에서 해야 될 문제고, 문제는 이게 어쩔 수 없는 트랜드입니다. 이게 칩렛으로 가야 된다는 거에요. 왜냐하면 여러 가지 비용 측면에서 굉장히 유리합니다. 그리고 아까도 말씀드렸지만 AI라든지 이런 부분들은 굉장히 가깝게 여러가지 funtion들이 붙어줘야 되는데 그렇게 하기 위해서는 해결할 방법이 그런 방법밖에 없어요. 대신에 인터커넥트의 수를 어떻게든 최대한 늘려달라라는 것이고, 늘릴 수 있는 방법은 범프를 써서 늘릴 수가 없어요. 그렇기 때문에 하이브리드 본딩으로 갈 수밖에 없는 거죠.”

-갈 수밖에 없다. 보시기에는 어때요? 지금 교수님 과제도 하시고 하시잖아요. 언제 정도에 이 시장이 클 것으로 보십니까?

“이미 AMD에서는 ‘3D V-Cache’라는 이름으로 나왔죠. CPU에다가 S-Ram Cache를 붙이는 방식으로 해서 폼팩터도 줄였고, 인터커넥트도 늘렸고, 이런 방법으로 한거죠. 하이브리드 본딩이라는 게 물론 굉장히 새로운 기술은 아닙니다. 하이브리드 본딩이라는 게 기본적으로 CMOS 이미지 센서에서는 이미 광다이오드(photodiode)랑 CMOS 붙이는 데 써왔고.”

-그거는 웨이퍼 투 웨이퍼 본딩인거죠?

“그렇죠. 웨이퍼 투 웨이퍼 본딩으로 붙였고, 그다음에 이게 DRAM에서도 HBM에서도 쓰려고 메모리 DRAM을 쭉 붙이는데 하고 있고, 근데 그런 시장들도 물론 굉장히 커질 테고, 그다음에 제가 보는 건 제가 어차피 로직을 하는 사람이니까. 로직 파운드리에서 이게 굉장히 보편적인 기술이 될 수밖에 없어요. 왜냐하면 아까 말씀드린 대로 SoC를 만들면 다이 사이즈가 크면서 수율이 줄어들 테고, 그리고 또 비용도 증가하고. 캐파를 극대화 해서 쓰기 위해서는 그걸 나눠서 칩렛 형태로 갈 수밖에 없고, 그러지 않으면 폼팩터라는 부분도 있으니까 3D로 집적해 갈 수밖에 없는 거죠.”

-저희가 TSMC가 공정한 것을 어떻게 공정했을 것이다라고 주변에서 추정한 걸 보면, 어플라이드의 CMP장비도 써야 되고, 플라즈마 장비도 진공상태에 써야 되고 이러니까, 저런 장비 공정들을 써야 되면 기존에 조립 패키지 하던 엠코테크놀로지라던지 오사트업체 쪽에서는 하이브리드 본딩 같은 경우는 하기 힘든 거 아닌가?라는 생각도 드는데, 어떻게 보세요?

“사실은 이 ‘어드밴스드 패키징’이라는 이름으로 다 나와서 저도 고민을 좀 했어요. 근데 이게 다른 시장이에요. 전부 첨단 패키징, 어드밴스드 패키징이라는 이름으로 돼 있는데 다른 시장입니다. 지금 제가 말씀드리는 것은 파운드리에서 하는 3D 인테그레이션입니다. 이거는 칩을 만드는 공정입니다. 칩을 갖다가 단지 3D로 만들 뿐이지, 칩과 칩을 인터커넥트를 많이 만들어서 붙여서 나오는 공정이고, 이것을 갖다가 RDL를 만드는 공정도 있을 테고, 아니면 다른 방식으로 모듈 단위로 붙일 수도 있고, 이런 거는 오사트에서 하는 거죠. 그러니까 이게 시장이 혼합된 게 아니고 좀 다른 시장이더라고요.”

-다이렉트 본딩과 일반적으로 얘기하는 어드밴스드 패키징은 다르다라는 말씀이시죠? 다이렉트 본딩은 IDM 쪽에서 할 수밖에 없을 것 같아요.

“파운드리에서 할 수밖에 없는 거죠.”

-어드밴스드 패키징은 기존에 하던.

“그렇죠. 3D 인테그레이션을 제외한 다른 방식으로 RDL이라든지 이런 것들을 통해서 늘려서 하는 것들은 기존의 오사트 업체에서도 충분히 할 수 있는거죠.”

-근데 이런 식으로 어쨌든 3D 인테그레이션이 되면 기존에 우리가 스케일링을 통해서 이루어왔던 경제적인 부분, 성능적인 부분, 전력 소모량에 대한 저감 이런 것들도 계속적으로 달성할 수 있는 겁니까?

“우선은 집적도의 부분하고 전력의 저감 부분은 확실히 효과가 있죠.”

-있어요?

“확실히 효과가 있죠.”

-비용에 대한 부분은 어떻습니까?

“인터커넥트가 짧아지는 부분하고 공간에 충분히 더 많은 것을 넣는 것들은 충분히 있죠. 근데 퍼포먼스라는 부분에서는 물론 소자가 빨라지는 것이 가장 중요한 부분이고, 그리고 또 그만큼의 이득을 얻을 수 있는 게 이걸 어떤 식으로 설계를 할 것이냐, 이걸 어느 쪽을 갖다가 위쪽에 놓고 어느 쪽을 밑에다 놓을 것이냐. 이런 부분들에 있어서 충분히 design optimize(최적화) 해서 퍼포먼스를 더 가져올 수 있는 부분이 있을 거라고 생각됩니다.”

-경제적인 거는 오히려 비용이 많이 증가할 것 같다라는 얘기들도 있더라고요?

“그렇지는 않을 것 같아요. 물론 이게 충분한 수율이 나온다라는건데, 하이브리드 본딩이나 3D인테그레이션 하는 기술들이 충분한 수율이 나온다는 부분인데, 가장 비싼 거는 웨이퍼의 땅값입니다. 우리가 CPU를 만든다 그러면 거기에 SRAM이 차지하는 면적이 어마무시합니다. SRAM은 6개. 제 책을 보면 다 나와 있습니다. 책을 꼭 사서 읽어 보시기 바라고. 6개의 트렌지소스이기 때문에 면적을 엄청 차지하는데 그 성능에 큰 도움은 못 주죠. 근데 개를 만약에.”

-밖으로 뺀다.

“따로 만들어서 붙일 수 있다. 이러면 엄청 많은 다이가 나오게 되죠.”

-그 안에 다른 걸 넣을 수 있다는 거죠?

“다이를 더 많이 만들게 되는거죠. 작게 만드니까. 그러면 훨씬 더 돈을 많이 벌 수가 있게 되는 거죠.”

-‘최리노의 한 권으로 끝내는 반도체 이야기’ 이 책 작년에 나왔나요?

“작년에 나와서 여기서 1년 전에 말씀드리고 1년 만에 나왔습니다.”

-이 책은 어쨌든 이 구조에 대한 건 변하지가 않으니까요. 반도체에 대해서.

“그렇죠.”

-계속적으로 볼 수 있는 트렌디 한 책이 아니고.

“기술의 테크놀로지라는 책입니다.”

-기초부터 나와 있는 책이니까 사서 보시면 좋을 것 같고, 또한, 7월 26일에 저희가 하는 반도체 스케일링을 지속시킬 신공법. 하이브리드 본딩 기술 컨퍼런스. 우리 최리노 교수님이 기조연설 해주시고, 인하대 3D 나노융합소자 연구센터에서 같이 공동으로 개최하는 것이니까 시간 나시면 좀 와서 봐주시면 좋을 것 같습니다.

“제가 이렇게 나오니까 이 컨퍼런스를 광고하러 나온 것 같은데, 제가 믿기에 이 기술이 굉장히 중요하다라고 생각합니다.”

-저도 중요한 것 같아요.

“하이브리드 본딩이라는 것이 게임체인저가 될 수 있는 기술이라고 저는 믿고 있습니다.”

-근데 저희가 컨퍼런스 하면서 저희가 반응을 보면 굉장히 많은 분들이 중요하다는 걸 인지하고 있는 정도로 지금 문의도 많고 해서 다들 중요하다고 생각하는 것 같아요. 예타도 중요…이런 얘기 하면 안 되겠지만, 아무튼 정부에서 과제도 크게 준비하고 있는 것 같고.

“근데 아무튼 그거에 대한 이해도가 약간은 좀 떨어진다기보다 다르게들 서로 생각하시는 것 같아요. 그러니까 제가 이걸 중요하게 여기는 것은, 로직이라는 입장에서 아까도 말씀드렸지만 저희는 웨이퍼 단위의 장비들을 만들었고 웨이퍼 단위로 다 했습니다. 그런데 어느 순간 이거는 웨이퍼 단위로 할 수 있는 일이 아니에요. 왜냐하면 다이 사이즈가 우선 다르고 앞뒤를 붙일 애들이 다이 사이즈도 다르고, 또 여러 개를 붙여야 되고, 또 인터포저까지 들어간다면 이것은 다이로 해결해야 될 일이지, 웨이퍼로 해결해야 될 일이 아니기 때문에 시장이 달라지거든요. 장비라든지 이런 것들의 시장이 달라지는거거든요. 저는 이거를 준비해야 된다라는 게 굉장히 중요한 일이라고 생각하고 얘기를 드리는 것이고, 제가 말씀드린 건 이게 만약에 100nm를 갖다가 굉장히 수율이 높게 잘 조절 되서 100nm 피치를 붙일 수 있다. 그럼 우리는 더 이상 웨이퍼에 집착할 필요가 없어요. 그럼 웨이퍼를 떠나서 소자 칩을 만들 수 있는 단계로 가는 겁니다. 그렇기 때문에 게임 체인저가 될 수 있다고 볼 수 있는거죠.”

-시장이 완전 바뀐다라는거군요.

“그렇죠. 어떻게 만들든 붙일 수가 있기 때문에. 100nm 만든다면 우리가 인터커넥트에 집착할 필요가 없어요. 웨이퍼에 집착할 필요가 없다는 거죠. 그렇기 때문에 그걸 주장하고 있는데 각각이 다 다르게 받아들이는 것 같아요. HBM 하시는 분 다르게 받아들이고.”

-파운드리 하는 분들도 다르게 받아들이고.

“아무튼 굉장히 중요하다는 거죠.”

-후방산업계의 희비도 많이 갈릴 것 같다라는 생각도 좀 드는데요.

“근데 아까도 말씀드렸지만 다른 시장이다라고 보시는 게 맞죠. 칩을 만들기 위한 3D 인테그리션이라고 제가 말씀드린 게 이게 첨단 패키징으로 묶여버리니까 이도저도 아닌 거예요. 그렇게 되더라고요.”

-기존의 오사트나 이런 쪽에서 할 수 있는 기술이 아닌데 이거는.

“그렇죠. 이거는 파운드리에서 하는 인테그레이션 기술입니다. 장비나 이런 것들이 새로 개발돼야 되고, 이걸 테스트하는 장비니 inspection(점검)하는 장비니 다 달라져야 되는 그런 기술이거든요.”

-근데 저희가 이번에 세미나 준비하면서 이쪽 서플라이체인 현재까지 나와 있는 곳들을 보면 국내에서는 그렇게 대단하게 이거에 대해서 장비단이나 준비하는 데는 별로 없는 것 같던데요.

“그럴 수밖에 없는 게 물론 하이브리드 본딩을 하시는 분들이 있어요. 메모리 향으로 노력을 하시는 분들이 있고, 웨이퍼 투 웨이퍼 향으로 하는 분들이 있는데, 이걸 이끌어 나가려면 이제 사실은 삼성이 이끌어 나가야 되잖아요. TSMC에 비해서 그렇게 눈에 띄는 활동을 안 하고 있습니다.”

-현재까지는요?

“TSMC는 굉장히 눈에 띄게 활발하게 활동하고 제품도 나오고 있는데. 가장 큰 차이는 뭐냐면은 커스터머죠. 커스터머의 요구를 TSMC는 직접적으로 받고 쓸 커스터머를 딱 가지고 가고 있는 상황이고, 삼성은 그런 커스텀을 끌어들이기 위한 상황이기 때문에 좀 다른 입장이긴 합니다.”

-오늘 말씀해 주셔서 고맙습니다. 교수님

“감사합니다.”

-감사합니다.

정리_송윤섭PD songyunseob@thelec.kr

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